ขอสอบถามเรื่องการสร้างสัญญาณโดย FPGA แบบนี้หน่อยครับ

ผมเขียน VHDL ไม่เป็นก็เลยครับ จะเขียนโดยใช้ schematic แทน ผมได้ซื้อ FPGE MAX10 evaluation มาแล้ว OSC 50Mhz
https://www.altera.com/products/boards_and_kits/dev-kits/altera/kit-max-10-evaluation.html

หลักการที่จะทดลองคือใช้ PLL clock ให้ได้ 200Mhz (5ns น่าจะระเอียดพอ)
รูปคลืน A จะใช้หลักการ PWM รูปคลืน B จะใช้หลักการ counter 4ตัวสำหลับ 4ช่วงเวลาที่ต่างกัน

หลักการนี้พอเป็นไปได้หรือไม่ครับ